[정보통신] vhdl을 이용한 디지털시계 소스(lcd,led,도트매트릭스,스탑워치,수정기능)포함 완벽
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작성일 23-01-24 18:50
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Download : watch소스.hwp
[정보통신] vhdl을 이용한 디지털시계 소스(lcd,led,도트매트릭스,스탑워치,수정기능)포함 완벽
architecture a of watch_seg is
여러가지 기능을 포함한 디지털시계 소스입니다 컴파일 이상없구요 구매하시분중 궁금한거나 pt자료가 필요하시면 redmoonsky77@hanmail.net<<<멜 주시면 자료랑 답변 드립니다 단락마다 따로 복사해서 옴겨 컴파일하시면됩니다 *주의사항(컴파일시 엔티티 이름과프로젝트 네임이 같아야합니다)
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sw_mode : in std_logic;
sun : in std_logic;
순서
Download : watch소스.hwp( 42 )
component dec2seg1
end component;
port (clk : in std_logic;
sw_f2 : in std_logic;
설명
dot_horizon : out std_logic_vector (0 to 13);
vhdl을 이용한 디지털시계 소스 lcd,led,도트매트릭스,스탑워치,수정기능
data : out std_logic_vector(7 downto 0);
port (clk : in std_logic;
port(number : in integer range 23 downto 0;
sw_f1 : in std_logic;
여러가지 기능을 포함한 디지털시계 소스입니다
seg_one : out std_logic_vector (6 downto 0));
hour : out integer range 23 downto 0;
library ieee;
led_mode : out std_logic_vector (3 downto 0);
minute : out integer range 59 downto 0;
use ieee.std_logic_1164.all;
sw_f1 : in std_logic;
l_mode : in std_logic_vector(1 downto 0);
seg_ten : out std_logic_vector (6 downto 0);
구매하시분중 궁금한거나 pt자료(資料)가 필요하시면 redmoonsky77@hanmail.net<<<멜 주시면 자료(資料)랑 답변 드립니다
컴파일 이상없구요
entity watch_seg is
rs_out : out std_logic;
seg_data : out std_logic_vector (7 downto 0);
mode : in integer range 4 downto 0;
sec_hun : out integer range 99 downto 0);
component watch
dot_vertical : out std_logic_vector (0 to 9));
e, rw : out std_logic;
seg_com : out std_logic_vector (7 downto 0);
second : out integer range 59 downto 0;
sw_f2 : in std_logic;
*주의사항(컴파일시 엔티티 이름과프로젝트 네임이 같아야합니다)
단락마다 따로 복사해서 옴겨 컴파일하시면됩니다
end watch_seg;
다.
